Clock stretching

O slave pode forçar o alargamento da transferência mantendo a zero (bit dominante) a linha SCL; esta técnica designa-se por "clock stretching"

O sinal "wait" (do slave) condiciona o estado da linhal SCL do barramento: enquanto "wait" estiver a '1', a linha SCL está forçada a nível lógico '0' (dominante)

master fica em "wait state" enquanto SCL_MASTER ≠ SCL_IN