Reverse Engineering

Applied Cryptography Robust Software Quantum Safety Machine Learning Applied to Security Analysis and Exploration of Vulnerabilities Computer Systems Forensic Analysis Reverse Engineering Identification, Authentication and Authorization Secure Execution Environments Direito da Organização e da Segurança

Reverse Engineering
Introduction to Reverse Engineering
Files and Filetypes
Android – Static Analysis
Android – Dynamic Analysis
Binary Analysis
Emulation and Instrumentation
Obfuscation Techniques
Serial Communication
A interface RS-232C
Norma SPI
Norma I2C

Powered by GitBook

On this page

Clock stretching

PreviousTransferência de dados NextMúltiplos masters

Last updated 5 months ago

O slave pode forçar o alargamento da transferência mantendo a zero (bit dominante) a linha SCL; esta técnica designa-se por "clock stretching"

O sinal "wait" (do slave) condiciona o estado da linhal SCL do barramento: enquanto "wait" estiver a '1', a linha SCL está forçada a nível lógico '0' (dominante)

master fica em "wait state" enquanto SCL_MASTER ≠ SCL_IN